數(shù)字系統(tǒng)設計與PLD應用（第4版）
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- 作者：臧春華
- 出版時間：2021/2/1
- ISBN：9787121403149
- 出 版 社：電子工業(yè)出版社
- 中圖法分類：TP271；TP332.1
- 頁碼：400
- 紙張：
- 版次：01
- 開本：16開
本書闡述數(shù)字系統(tǒng)設計方法和可編程邏輯器件PLD的應用技術。引導讀者從一般的數(shù)字功能電路設計轉向數(shù)字系統(tǒng)設計；從傳統(tǒng)的非定制通用集成電路的應用轉向用戶半定制的PLD的應用；從單純的硬件設計轉向硬件、軟件高度滲透的設計方法。從而了解數(shù)字技術的新發(fā)展、新思路、新器件，拓寬軟、硬件設計的知識面，提高設計能力。從而了解數(shù)字技術的新發(fā)展、新思路、新器件，拓寬軟、硬件設計的知識面，提高設計能力。；從單純的硬件設計轉向硬件、軟件高度滲透的設計方法。從而了解數(shù)字技術的新發(fā)展、新思路、新器件，拓寬軟、硬件設計的知識面，提高設計能力。從而了解數(shù)字技術的新發(fā)展、新思路、新器件，拓寬軟、硬件設計的知識面，提高設計能力。
臧春華，南京航空航天大學電子信息學院，教授，負責模擬電子技術、數(shù)字電子技術等課程的教學工作，主編《數(shù)字系統(tǒng)設計與PLD應用》教材。
目錄
第1章數(shù)字系統(tǒng)設計方法
11緒言
111數(shù)字系統(tǒng)的基本概念
112數(shù)字系統(tǒng)的基本模型
113數(shù)字系統(tǒng)的基本結構
12數(shù)字系統(tǒng)設計的一般步驟
121引例
122數(shù)字系統(tǒng)設計的基本步驟
123層次化設計
13數(shù)字系統(tǒng)設計方法
131自上而下的設計方法
132自下而上的設計方法
133基于關鍵部件的設計方法
134信息流驅動的設計方法
14數(shù)字系統(tǒng)的描述方法之一
算法流程圖
141算法流程圖的符號與規(guī)則
142設計舉例
習題1
第2章數(shù)字系統(tǒng)的算法設計和硬件
實現(xiàn)
21算法設計
211算法設計綜述
212跟蹤法
213歸納法
214劃分法
215解析法
216綜合法
22算法結構
221順序算法結構
222并行算法結構
223流水線算法結構
23數(shù)據處理單元的設計
231系統(tǒng)硬件實現(xiàn)概述
232器件選擇
233數(shù)據處理單元設計步驟
234數(shù)據處理單元設計實例
24控制單元的設計
241系統(tǒng)控制方式
242控制器的基本結構和系統(tǒng)同步
243算法狀態(tài)機圖（ASM圖）
244控制器的硬件邏輯設計方法
習題2
第3章硬件描述語言VHDL和
Verilog HDL
31概述
32VHDL及其應用
321VHDL基本結構
322數(shù)據對象、類型及運算符
323順序語句
324并行語句
325子程序
326程序包與設計庫
327元件配置
328VHDL描述實例
33Verilog HDL及其應用
331Verilog HDL基本結構
332數(shù)據類型、運算符與表達式
333行為描述語句
334并行語句
335結構描述語句
336任務與函數(shù)
337編譯預處理
338Verilog HDL描述實例
習題3
第4章可編程邏輯器件基礎
41PLD概述
42簡單ＰＬD原理
421ＰＬD的基本組成
422ＰＬD的編程
423陣列結構
424ＰＬD中陣列的表示方法
43SＰＬD組成
431可編程只讀存儲器（PRＯＭ）
432可編程邏輯陣列（ＰＬＡ）
433可編程陣列邏輯（ＰＡＬ）
434通用陣列邏輯（ＧＡＬ）
習題4
第5章高密度ＰＬＤ及其應用
51ＨＤＰＬＤ分類
52經典的ＨＤＰＬＤ組成
521陣列擴展型CＰＬＤ
522現(xiàn)場可編程門陣列(ＦＰＧＡ)
523延時確定型FPGA
524多路開關型ＦＰＧＡ
53ＨＤＰＬＤ編程技術
531在系統(tǒng)可編程技術
532在電路配置(重構)技術
533反熔絲（Ａntifuse)編程技術
534擴展的在系統(tǒng)可編程技術
54先進的HDPLD
541Intel MAX II基于邏輯單元
的CPLD
542Intel Cyclone III系統(tǒng)級FPGA
543Xilinx Spartan3 FPGA
544Xilinx 7系列FPGA
5457系列FPGA的典型應用
習題5
第6章PLD設計平臺
61概述
62可視化前端設計環(huán)境Robei
621Robei的軟件界面
622Robei設計要素
623仿真驗證
624設計實例
63Intel（Altera）設計環(huán)境
Quartus Prime
631Quartus Prime設計流程
632設計輸入
633編譯
634仿真驗證
635時序分析
636可視化工具
637器件編程
64Xilinx設計環(huán)境Vivado
641用Vivado進行設計的一般過程
642IP封裝
643基于原理圖設計
644基于Verilog HDL的設計
645仿真驗證
646引腳分配
647綜合及實現(xiàn)
648器件編程
第7章可編程片上系統(tǒng)(SoPC)
71概述
72基于MicroBlaze軟核的嵌入式
系統(tǒng)
721Xilinx的SoPC技術
722MicroBlaze處理器結構
723MicroBlaze信號接口
724MicroBlaze軟硬件設計流程
73基于Nios Ⅱ軟核的SoPC
731Intel的SoPC技術
732Nios Ⅱ處理器
733Avalon總線架構
734Nios Ⅱ軟硬件開發(fā)流程
74Xilinx全可編程SoC
741Zynq7000 SoC的組成
742處理器系統(tǒng)（PS）
743可編程邏輯（PL）
744系統(tǒng)級功能
745設計流程
746其他SoPC及軟件開發(fā)平臺
75設計舉例
751設計要求
752運行Quartus Prime并新建
設計工程
753創(chuàng)建一個新的Platform Designer
系統(tǒng)
754在Platform Designer中定義
Nios Ⅱ系統(tǒng)
755在Platform Designer中生成
Nios Ⅱ系統(tǒng)
756將Nios Ⅱ系統(tǒng)集成到Quartus
Prime 工程中
757用Nios Ⅱ SBT for Eclipse
開發(fā)軟件
習題7
第8章實驗選題與設計實例
81高速并行乘法器
811算法設計和結構選擇
812設計輸入
813邏輯仿真
82十字路口交通管理器
821交通管理器的功能
822系統(tǒng)算法設計
823設計輸入
824邏輯仿真
83九九乘法表
831系統(tǒng)功能和技術指標
832算法設計
833數(shù)據處理單元的實現(xiàn)
834設計輸入
835系統(tǒng)的功能仿真
84先進先出堆棧（FＩFＯ）
841FＩFＯ的功能
842算法設計和邏輯框圖
843數(shù)據處理單元和控制器的設計
844設計輸入
845用Verilog HDL進行設計
846仿真驗證
85UART接口
851UART組成與幀格式
852頂層模塊的描述
853發(fā)送模塊設計
854接收模塊設計
855仿真驗證
86SPI總線接口
861SPI總線通信原理
862SPI總線接口設計
863關鍵代碼分析
864仿真驗證
87I2C總線接口
871I2C總線通信原理
872I2C主機接口設計要點
873I2C總線接口設計與仿真
88FＩR有限沖激響應濾波器
881FIR結構簡介
882設計方案和算法結構
883模塊組成
884FIR濾波器的擴展應用
885設計輸入
886設計驗證
89串行神經網絡
891神經網絡的基本結構
892神經網絡設計
893關鍵代碼分析
894串行神經元仿真驗證
810RISC處理器
8101MIPS簡單處理器結構
8102MIPS指令簡介
8103單周期RISC處理器設計
8104仿真驗證
參考文獻
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