本書聚焦CMOS模擬集成電路版圖設(shè)計領(lǐng)域，從版圖的基本概念、設(shè)計方法和EDA工具入手，循序漸進介紹了CMOS模擬集成電路版圖規(guī)劃、布局、設(shè)計到流片的全流程。詳盡介紹了目前主流使用的模擬集成電路版圖設(shè)計和驗證工具---CadenceIC6.1.7與SiemensEDACalibreDesignSolutions(Calibre)。介紹了CalibreDRC、LVS規(guī)則的基本語法，同時展示了運算放大器、帶隙基準(zhǔn)源、低壓差線性穩(wěn)壓器、�！獢�(shù)轉(zhuǎn)換器等典型模擬集成電路版圖的設(shè)計實例。并結(jié)合實例對LVS驗證中的典型案例進行了歸納和總結(jié)。最后對集成電路設(shè)計使用的工藝設(shè)計工具包內(nèi)容及參數(shù)化單元建立方法進行了討論。