91九色尤物,超碰无码一区二区三区老牛

本書(shū)探討了FPGA設(shè)計(jì)實(shí)踐過(guò)程中最可能遇到的深層次問(wèn)題，并提供了經(jīng)驗(yàn)指導(dǎo)。作者把多年推廣到諸多公司和工程師團(tuán)隊(duì)的經(jīng)驗(yàn)以及由專門(mén)的開(kāi)發(fā)標(biāo)準(zhǔn)和應(yīng)用要點(diǎn)匯集的許多知識(shí)進(jìn)行濃縮，用來(lái)完善工程師的專業(yè)知識(shí)，幫助他們成為高級(jí)FPGA設(shè)計(jì)者。同時(shí)，本書(shū)能夠幫助讀者彌補(bǔ)工業(yè)實(shí)踐經(jīng)驗(yàn)的不足，免去讀者學(xué)習(xí)的困難。本書(shū)涵蓋了FPGA設(shè)計(jì)的多個(gè)層面，包括架構(gòu)設(shè)計(jì)、具體實(shí)現(xiàn)方法以及性能優(yōu)化策略，之后講解了跨時(shí)鐘設(shè)計(jì)、仿真進(jìn)階以及綜合布局時(shí)序的一些處理，同時(shí)通過(guò)設(shè)計(jì)實(shí)例進(jìn)行深入分析，旨在為讀者提供全面而深入的FPGA設(shè)計(jì)知識(shí)。讀者不僅能掌握FPGA設(shè)計(jì)的基本原理和技術(shù)細(xì)節(jié)，還能學(xué)會(huì)如何應(yīng)對(duì)實(shí)際工程挑戰(zhàn)，提升設(shè)計(jì)效率和性能。本書(shū)適合希望在FPGA領(lǐng)域有所作為的專業(yè)人士閱讀和參考。

原書(shū)前言　　在設(shè)計(jì)咨詢行業(yè)中，我接觸過(guò)無(wú)數(shù)的FPGA （現(xiàn)場(chǎng)可編程門(mén)陣列）設(shè)計(jì)、方法論和設(shè)計(jì)技術(shù)。無(wú)論我的客戶是《財(cái)富》100強(qiáng)企業(yè)還是初創(chuàng)公司，他們都不可避免地會(huì)做一些正確的事情，也會(huì)犯許多錯(cuò)誤。在接觸了各個(gè)行業(yè)的多種設(shè)計(jì)之后，我開(kāi)始從這些經(jīng)驗(yàn)中總結(jié)出自己的技術(shù)庫(kù)和方法庫(kù)。在指導(dǎo)新的FPGA設(shè)計(jì)工程師時(shí)，我會(huì)基于這些經(jīng)驗(yàn)給他們提出建議和推薦。到目前為止，在討論FPGA設(shè)計(jì)具體實(shí)踐方面，我總結(jié)的這些建議中的許多內(nèi)容都已經(jīng)被相關(guān)的白皮書(shū)和應(yīng)用手冊(cè)（appnotes）所引用。本書(shū)的目的是將多年在不同公司和工程師團(tuán)隊(duì)中積累的經(jīng)驗(yàn)，以及從特定技術(shù)的白皮書(shū)和應(yīng)用手冊(cè)中收集的大量智慧，濃縮成一本書(shū)，用于完善FPGA設(shè)計(jì)工程師的知識(shí)水平，并幫助他們成為高級(jí)FPGA設(shè)計(jì)工程師。市面上關(guān)于FPGA設(shè)計(jì)的書(shū)籍有很多，但真正能解決問(wèn)題的卻寥寥無(wú)幾。本書(shū)詳細(xì)探討了高級(jí)的應(yīng)用主題，同時(shí)試圖剔除不必要的理論、對(duì)未來(lái)技術(shù)的推測(cè)以及過(guò)時(shí)的技術(shù)細(xì)節(jié)。本書(shū)以簡(jiǎn)潔明了的格式編寫(xiě)，直接討論了各個(gè)主題，不浪費(fèi)讀者的時(shí)間。書(shū)中許多章節(jié)都假定讀者已掌握某些基礎(chǔ)知識(shí)，為了簡(jiǎn)潔起見(jiàn)，對(duì)于涵蓋背景信息和理論框架方面的內(nèi)容，不進(jìn)行詳細(xì)的討論。相反，本書(shū)深入探討了在設(shè)計(jì)中遇到的相關(guān)問(wèn)題。在某種程度上，本書(shū)可以彌補(bǔ)有限的行業(yè)經(jīng)驗(yàn)和缺少經(jīng)驗(yàn)豐富的導(dǎo)師指導(dǎo)的不足，并且希望能讓讀者少走一些彎路。正是這種高級(jí)且實(shí)用的方法使本書(shū)獨(dú)具特色。關(guān)于本書(shū)有一點(diǎn)需要注意，本書(shū)不會(huì)像小說(shuō)那樣從頭到尾有連貫情節(jié)。對(duì)于一組彼此之間沒(méi)有內(nèi)在聯(lián)系的高級(jí)主題，若要實(shí)現(xiàn)這種連貫性，就不得不加入大量冗余無(wú)關(guān)的內(nèi)容。因此，為了組織本書(shū)，我按照典型的設(shè)計(jì)流程來(lái)安排各章節(jié)的順序。本書(shū)的前幾章討論了架構(gòu)、仿真、綜合、布圖規(guī)劃等內(nèi)容。這在本書(shū)開(kāi)頭提供的內(nèi)容導(dǎo)圖中有所體現(xiàn)。為了便于日后參考查閱，章節(jié)排列在導(dǎo)圖中相關(guān)模塊的旁邊。本書(shū)其余章節(jié)中包含大量示例。為簡(jiǎn)潔起見(jiàn)，選用Verilog作為默認(rèn)的硬件描述語(yǔ)言（HDL）進(jìn)行描述，Xilinx作為默認(rèn)的FPGA供應(yīng)商，Synplicity作為默認(rèn)的綜合和布圖規(guī)劃工具。本書(shū)涵蓋的大多數(shù)主題都能輕松映射到對(duì)應(yīng)的VHDL上，并在Altera、Mentor Graphics等公司的工具上運(yùn)行，但為了完整性而涵蓋所有這些內(nèi)容只會(huì)使重點(diǎn)變得模糊。即使本書(shū)的讀者使用的是其他技術(shù)，本書(shū)仍能發(fā)揮其價(jià)值。Steve Kilts美國(guó)明尼蘇達(dá)州明尼阿波利斯市

目錄譯者序原書(shū)前言原書(shū)致謝本書(shū)內(nèi)容導(dǎo)圖第1章速度架構(gòu)設(shè)計(jì)1.1高吞吐量1.2低延遲1.3時(shí)序1.3.1添加寄存器層1.3.2并行結(jié)構(gòu)1.3.3邏輯結(jié)構(gòu)扁平化1.3.4寄存器平衡1.3.5路徑重新排序1.4要點(diǎn)總結(jié)第2章面積架構(gòu)設(shè)計(jì)2.1流水線折疊2.2基于控制的邏輯重用2.3資源共享2.4復(fù)位對(duì)面積的影響2.4.1沒(méi)有復(fù)位的資源2.4.2沒(méi)有置位的資源2.4.3沒(méi)有異步復(fù)位的資源2.4.4復(fù)位RAM2.4.5使用觸發(fā)器置位/復(fù)位引腳2.5要點(diǎn)總結(jié)第3章功耗架構(gòu)設(shè)計(jì)3.1時(shí)鐘控制3.1.1時(shí)鐘偏移3.1.2管理偏移3.2輸入控制3.3降低供電電壓3.4雙沿觸發(fā)器3.5修改端接配置3.6要點(diǎn)總結(jié)第4章設(shè)計(jì)示例：高級(jí)加密標(biāo)準(zhǔn)4.1AES架構(gòu)4.1.1字節(jié)替換模塊的一級(jí)流水線4.1.2行移位模塊的零級(jí)流水線4.1.3列混淆模塊的兩級(jí)流水線4.1.4加輪密鑰模塊的一級(jí)流水線4.1.5緊湊型架構(gòu)4.1.6部分流水線架構(gòu)4.1.7全流水線架構(gòu)4.2性能與面積4.3其他優(yōu)化第5章高級(jí)設(shè)計(jì)5.1抽象設(shè)計(jì)技術(shù)5.2圖形狀態(tài)機(jī)5.3DSP設(shè)計(jì)5.4軟/硬件協(xié)同設(shè)計(jì)5.5要點(diǎn)總結(jié)第6章時(shí)鐘域6.1跨時(shí)鐘域6.1.1亞穩(wěn)態(tài)6.1.2解決方案1：相位控制6.1.3解決方案2：兩級(jí)觸發(fā)器同步6.1.4解決方案3：FIFO結(jié)構(gòu)6.1.5分離同步模塊6.2ASIC原型中的門(mén)控時(shí)鐘6.2.1時(shí)鐘模塊6.2.2移除門(mén)控6.3要點(diǎn)總結(jié)第7章設(shè)計(jì)示例：I2S和SPDIF7.1I2S7.1.1協(xié)議7.1.2硬件架構(gòu)7.1.3分析7.2SPDIF7.2.1協(xié)議7.2.2硬件架構(gòu)7.2.3分析第8章實(shí)現(xiàn)數(shù)學(xué)函數(shù)8.1硬件除法8.1.1乘移法8.1.2迭代除法8.1.3Goldschmidt方法8.2Taylor和Maclaurin級(jí)數(shù)展開(kāi)8.3CORDIC算法8.4要點(diǎn)總結(jié)第9章設(shè)計(jì)示例：浮點(diǎn)單元9.1浮點(diǎn)格式9.2流水線架構(gòu)9.2.1Verilog實(shí)現(xiàn)9.2.2資源和性能第10章復(fù)位電路10.1異步復(fù)位與同步復(fù)位10.1.1完全異步復(fù)位的問(wèn)題10.1.2完全同步復(fù)位10.1.3異步置位，同步撤銷(xiāo)10.2混合復(fù)位類型10.2.1不可復(fù)位的觸發(fā)器10.2.2內(nèi)部生成的復(fù)位10.3多時(shí)鐘域10.4要點(diǎn)總結(jié)第11章高級(jí)仿真11.1測(cè)試平臺(tái)架構(gòu)11.1.1測(cè)試平臺(tái)組件11.1.2測(cè)試平臺(tái)流程11.2系統(tǒng)激勵(lì)11.2.1MATLAB11.2.2總線功能模型11.3代碼覆蓋率11.4門(mén)級(jí)仿真11.5翻轉(zhuǎn)覆蓋率11.6運(yùn)行時(shí)陷阱11.6.1時(shí)間精度11.6.2毛刺抑制11.6.3組合延遲建模11.7要點(diǎn)總結(jié)第12章面向綜合的編碼12.1決策樹(shù)12.1.1優(yōu)先級(jí)與并行性12.1.2完整條件12.1.3多個(gè)控制分支12.2陷阱12.2.1阻塞與非阻塞12.2.2for循環(huán)12.2.3組合邏輯環(huán)12.2.4推斷鎖存器12.3設(shè)計(jì)組織12.3.1分區(qū)12.3.2參數(shù)化12.4要點(diǎn)總結(jié)第13章設(shè)計(jì)示例：安全哈希算法13.1SHA-1架構(gòu)13.2實(shí)現(xiàn)結(jié)果第14章綜合優(yōu)化14.1速度與面積的權(quán)衡14.2資源共享14.3流水線操作、重定時(shí)和寄存器平衡14.3.1復(fù)位對(duì)寄存器平衡的影響14.3.2重新同步寄存器14.4FSM編譯14.4.1移除不可達(dá)狀態(tài)14.5黑盒14.6物理綜合14.6.1前向注釋與后向注釋14.6.2基于圖的物理綜合14.7要點(diǎn)總結(jié)第15章布圖規(guī)劃15.1設(shè)計(jì)分區(qū)15.2關(guān)鍵路徑布圖規(guī)劃15.3布圖規(guī)劃風(fēng)險(xiǎn)15.4最佳布圖規(guī)劃15.4.1數(shù)據(jù)路徑15.4.2高扇出15.4.3器件結(jié)構(gòu)15.4.4可重用性15.5降低功耗15.6要點(diǎn)總結(jié)第16章布局和布線優(yōu)化16.1最優(yōu)約束16.2布局和布線之間的關(guān)系16.3邏輯復(fù)制16.4跨層次優(yōu)化16.5I/O寄存器16.6打包因子16.7映射邏輯到RAM16.8寄存器排序16.9布局種子16.10引導(dǎo)式布局和布線16.11要點(diǎn)總結(jié)第17章設(shè)計(jì)示例：微處理器17.1SRC架構(gòu)17.2綜合優(yōu)化17.2.1速度與面積17.2.2流水線17.2.3物理綜合17.3布圖規(guī)劃優(yōu)化17.3.1分區(qū)式布圖規(guī)劃17.3.2關(guān)鍵路徑布圖規(guī)劃：示例117.3.3關(guān)鍵路徑布圖規(guī)劃：示例2第18章靜態(tài)時(shí)序分析18.1標(biāo)準(zhǔn)分析18.2鎖存器18.3異步電路18.3.1組合邏輯反饋18.4要點(diǎn)總結(jié)第19章 PCB問(wèn)題19.1電源19.1.1電源要求19.1.2穩(wěn)壓器19.2去耦電容19.2.1概念19.2.2數(shù)值計(jì)算19.2.3電容布局19.3要點(diǎn)總結(jié)附錄附錄A AES加密的流水線級(jí)附錄B SRC微處理器的頂層模塊參考文獻(xiàn)

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