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本書介紹了數(shù)字電路的基本概念和工作原理，并以Proteus ISIS為輔助工具，用可視化方式實現(xiàn)了數(shù)字邏輯電路的分析和設計，有利于加深讀者對數(shù)字邏輯電路和數(shù)字系統(tǒng)設計的理解。與此同時，本書通過大量實例將目前數(shù)字系統(tǒng)設計中常用的Verilog硬件描述語言引入數(shù)字邏輯電路的設計過程中，使讀者盡可能早地接觸新的設計方法，不僅為本課程的教學開拓新路，同時也為將此類方法用于后續(xù)課程的學習打下良好基礎。本書內容包括基礎知識、邏輯代數(shù)基礎、邏輯門電路、組合邏輯基礎、組合邏輯電路、時序邏輯基礎、時序邏輯電路、脈沖數(shù)字電路、轉換電路、可編程邏輯基礎、數(shù)字系統(tǒng)設計基礎等。
本書可作為計算機類、電子類、自動化類等相關專業(yè)的本科生教材或教學參考書，也可供相關專業(yè)的工程技術人員參考。

數(shù)字邏輯與數(shù)字系統(tǒng)設計是計算機及其相關專業(yè)的一門非常重要的專業(yè)基礎課，該課程的實踐性很強，為此，本書從數(shù)字邏輯單元電路到數(shù)字系統(tǒng)設計，均結合Proteus ISIS和Verilog HDL進行講解。
本書共分為11章。第1章主要介紹數(shù)制、碼制、常用編碼以及Proteus ISIS的基本用法。第2章主要介紹邏輯運算和邏輯門的基本特性、邏輯代數(shù)的運算規(guī)則，以及邏輯函數(shù)的表達和化簡方法。第3章重點介紹CMOS管門電路和TTL門電路的內部結構和工作特性，以及邏輯門電路的電器特性參數(shù)，并在Proteus ISIS環(huán)境中進行了仿真測試。第4、5章詳細介紹組合邏輯電路，包括各種典型組合邏輯電路的工作原理、分析和設計方法。第6、7章詳細介紹時序邏輯電路，包括各類觸發(fā)器的工作原理、邏輯功能以及典型時序邏輯電路的分析和設計方法。第8章主要介紹多諧振蕩器、單穩(wěn)態(tài)觸發(fā)器、施密特觸發(fā)器等數(shù)字脈沖電路的結構和工作原理。第9章主要講解數(shù)/模、模/數(shù)轉換電路的構成和工作原理，并結合常用的集成芯片，分析其工作過程和使用方法。第10章簡要介紹GAL、CPLD和FPGA器件的電路結構和工作原理。第11章主要通過幾個典型實例在Proteus ISIS環(huán)境中的實現(xiàn)，介紹數(shù)字系統(tǒng)的設計方法和設計步驟。附錄部分對Proteus ISIS仿真工具的用法和Verilog HDL進行簡單的介紹，方便讀者參考。本書各章都配有作者精選的習題，供讀者思考及練習，以鞏固相關知識。同時，本書還配有視頻資源，供讀者掃碼觀看，以輔助理解知識。
本書由盧建華、廖雪超和邵平凡共同編寫。其中，第1、2章由邵平凡編寫；第3～6章由廖雪超編寫；第7～11章和附錄由盧建華編寫。本教材建議學時72學時，其中理論學時60，實驗學時12。課程學習結束建議安排為時1.5周的課程設計，以提高學生綜合運用數(shù)字系統(tǒng)設計方法的能力。第10、11章可根據(jù)實際情況適當選修。
本書是作者結合多年的教學經(jīng)驗，并在查閱大量參考文獻的基礎上編寫的，力求做到語言通俗易懂、內容嚴謹、重點突出、分析透徹，但由于作者水平有限，書中難免出現(xiàn)疏漏或不妥之處，衷心地希望廣大讀者和專家批評指正。

編者2025年3月

第1章基礎知識11.1概述1
1.1.1數(shù)字信號與模擬信號1
1.1.2數(shù)字系統(tǒng)的基本結構2
1.2常用數(shù)制及其轉換3
1.2.1十進制4
1.2.2二進制4
1.2.3二進制數(shù)與十進制數(shù)之間的相互轉換5
1.2.4八進制數(shù)和十六進制數(shù)及其與二進制數(shù)之間的轉換6
1.2.5八進制在數(shù)制轉換中的橋梁作用7
1.2.6不同數(shù)制數(shù)據(jù)的后綴表示8
1.3帶符號二進制數(shù)的表示方法9
1.3.1原碼9
1.3.2反碼10
1.3.3補碼11
1.3.4二進制數(shù)的加、減法運算12
1.4常用編碼13
1.4.1二十進制編碼(BCD碼)13
1.4.2格雷碼15
1.4.3ASCII碼15
1.5Proteus軟件簡介16
1.5.1Proteus簡介16
1.5.2Proteus ISIS簡介17
1.5.3Proteus ISIS實用快捷鍵19
小結19
思考題與習題20第2章邏輯代數(shù)基礎222.1邏輯變量與邏輯函數(shù)22
2.2基本邏輯運算與基本邏輯門23◆數(shù)字邏輯與數(shù)字系統(tǒng)設計基于Proteus VSM和Verilog HDL（第2版）目錄
2.2.1邏輯與運算和與門23
2.2.2邏輯或運算和或門24
2.2.3邏輯非運算和非門25
2.2.4基本邏輯門的其他符號表示26
2.2.5由基本邏輯門構成的其他復合門26
2.2.6邏輯門電路的使能禁止特性27
2.3邏輯代數(shù)的公式與規(guī)則29
2.3.1基本公式29
2.3.2常用公式30
2.3.3關于等式的基本規(guī)則31
2.4邏輯函數(shù)的表示方法32
2.4.1邏輯真值表32
2.4.2邏輯函數(shù)表達式33
2.4.3邏輯圖33
2.4.4卡諾圖34
2.4.5波形圖34
2.5邏輯函數(shù)的標準形式34
2.5.1常用的邏輯函數(shù)式34
2.5.2邏輯函數(shù)的與或式和或與式35
2.5.3最小項和最大項35
2.5.4邏輯函數(shù)的標準與或式和標準或與式38
2.6邏輯函數(shù)的化簡方法39
2.6.1邏輯函數(shù)的公式法化簡39
2.6.2邏輯函數(shù)的卡諾圖法化簡40
小結48
思考題與習題50第3章邏輯門電路533.1基本邏輯門電路53
3.1.1二極管門電路54
3.1.2三極管非門電路55
3.2TTL門電路58
3.2.1TTL與非門的基本結構和工作原理58
3.2.2TTL與非門的電壓傳輸特性60
3.2.3TTL與非門的I/O特性60
3.3CMOS管門電路62
3.3.1NMOS管和PMOS管63
3.3.2CMOS反相器65
3.3.3CMOS與非門66
3.3.4CMOS或非門67
3.3.5其他類型CMOS門67
3.4邏輯門電路的電氣特性參數(shù)69
3.4.1輸入/輸出電壓和電流參數(shù)71
3.4.2傳輸延時71
3.4.3扇出系數(shù)72
3.4.4噪聲容限73
3.4.5功耗75
3.5TTL和CMOS集成邏輯門電路簡介76
3.5.1TTL集成邏輯門電路76
3.5.2CMOS集成邏輯門電路78
小結79
思考題與習題80第4章組合邏輯基礎814.1概述81
4.2組合邏輯電路的分析82
4.3組合邏輯電路的設計84
4.4組合邏輯電路中的競爭冒險86
4.4.1競爭冒險的產(chǎn)生86
4.4.2競爭冒險的判斷87
4.4.3競爭冒險的消除方法89
4.5組合邏輯電路的Verilog HDL編程入門91
4.5.1可編程邏輯器件與硬件描述語言簡介91
4.5.2Verilog HDL組合邏輯電路設計實例92
小結101
思考題與習題102第5章組合邏輯電路1045.1譯碼器104
5.1.1二進制譯碼器104
5.1.2二十進制譯碼器108
5.1.3半導體數(shù)碼管和七段字形碼譯碼器109
5.2編碼器113
5.2.1二進制編碼器113
5.2.2二進制優(yōu)先編碼器115
5.2.3二十進制優(yōu)先編碼器118
5.3數(shù)據(jù)分配器與數(shù)據(jù)選擇器119
5.3.1數(shù)據(jù)選擇器119
5.3.2數(shù)據(jù)分配器122
5.4數(shù)值比較電路125
5.4.1比較原理125
5.4.24位比較器127
5.5算術運算電路130
5.5.1二進制加法器130
5.5.2二進制減法器132
5.5.3二進制乘法器134
5.6奇偶校驗電路135
5.6.1奇偶校驗的基本原理135
5.6.2集成電路奇偶校驗發(fā)生器/校驗器137
5.7中規(guī)模集成電路構成組合電路的分析與設計138
5.7.1分析方法138
5.7.2設計方法140
小結144
思考題與習題146第6章時序邏輯基礎1486.1時序邏輯電路概述148
6.1.1時序邏輯電路的特點148
6.1.2時序邏輯電路的結構模型149
6.1.3時序邏輯電路的分類149
6.1.4時序邏輯電路的表示方法150
6.2觸發(fā)器153
6.2.1RS觸發(fā)器153
6.2.2D觸發(fā)器161
6.2.3JK觸發(fā)器163
6.2.4T觸發(fā)器169
6.2.5不同類型觸發(fā)器間的轉換169
6.2.6集成觸發(fā)器及其參數(shù)171
6.3基于觸發(fā)器時序邏輯電路的分析180
6.3.1基于觸發(fā)器時序邏輯電路的分析步驟180
6.3.2基于觸發(fā)器時序邏輯電路的分析舉例180
6.4基于觸發(fā)器時序邏輯電路的設計183
6.4.1基于觸發(fā)器時序邏輯電路的設計步驟184
6.4.2基于觸發(fā)器時序邏輯電路的設計舉例184
小結191
思考題與習題192第7章時序邏輯電路1967.1寄存器196
7.1.1數(shù)碼寄存器196
7.1.2鎖存器197
7.1.3移位寄存器199
7.2計數(shù)器207
7.2.1計數(shù)器分類207
7.2.2計數(shù)器電路的設計208
7.2.3同步集成計數(shù)器213
7.2.4異步集成計數(shù)器219
7.2.5基于MSI計數(shù)器的任意M進制計數(shù)器222
7.2.6移位寄存器型計數(shù)器230
7.3順序脈沖發(fā)生器233
7.3.1由計數(shù)器和譯碼器構成的順序脈沖發(fā)生器233
7.3.2環(huán)形計數(shù)器作為順序脈沖發(fā)生器234
7.4基于MSI時序邏輯電路的分析與設計235
7.4.1基于MSI時序邏輯電路的分析235
7.4.2基于MSI時序邏輯電路的設計239
小結243
思考題與習題245第8章脈沖數(shù)字電路2488.1多諧振蕩器248
8.1.1TTL環(huán)形多諧振蕩器248
8.1.2CMOS多諧振蕩器254
8.2單穩(wěn)態(tài)觸發(fā)器256
8.2.1微分型單穩(wěn)態(tài)觸發(fā)器257
8.2.2積分型單穩(wěn)態(tài)觸發(fā)器259
8.2.3集成單穩(wěn)態(tài)觸發(fā)器261
8.2.4單穩(wěn)態(tài)觸發(fā)器的應用264
8.3施密特觸發(fā)器265
8.3.1施密特觸發(fā)器的特性266
8.3.2門電路構成的施密特觸發(fā)器266
8.3.3集成施密特觸發(fā)器268
8.3.4施密特觸發(fā)器的應用舉例268
8.4555定時器及其應用270
8.4.1555定時器270
8.4.2555定時器構成單穩(wěn)態(tài)觸發(fā)器272
8.4.3555定時器構成多諧振蕩器273
8.4.4555定時器構成施密特觸發(fā)器275
小結275
思考題與習題276第9章轉換電路2799.1數(shù)/模轉換電路279
9.1.1數(shù)/模轉換的基本概念280
9.1.2權電阻網(wǎng)絡DAC280
9.1.3倒T型電阻網(wǎng)絡DAC281
9.1.4DAC的主要技術指標282
9.1.5集成DAC及應用舉例283
9.2模/數(shù)轉換電路289
9.2.1逐次逼近型ADC292
9.2.2并行比較型ADC293
9.2.3雙積分型ADC295
9.2.4ADC的主要技術指標296
9.2.5集成ADC及應用舉例297
9.3壓/頻轉換電路303
9.3.1電壓/頻率轉換器LM331303
9.3.2基于LM331的電壓/頻率轉換電路304
9.3.3基于LM331的頻率/電壓轉換電路307
小結309
思考題與習題310第10章可編程邏輯基礎31210.1可編程邏輯概述312
10.1.1PLD分類312
10.1.2PLD的開發(fā)流程313
10.1.3PLD的邏輯表示315
10.2通用陣列邏輯(GAL)316
10.2.1GAL的結構及工作原理316
10.2.2GAL的編程320
10.3復雜可編程邏輯器件(CPLD)320
10.3.1MAX7000系列CPLD321
10.3.2Altera MAX II系列CPLD324
10.4現(xiàn)場可編程門陣列(FPGA)329
10.4.1FPGA簡介330
10.4.2Altera Cyclone系列FPGA 330
10.4.3Cyclone FPGA器件的編程335
10.4.4Altera在Cyclone系列之后推出的新產(chǎn)品簡介340
小結343
思考題與習題344第11章數(shù)字系統(tǒng)設計基礎34511.1數(shù)字系統(tǒng)概述345
11.1.1數(shù)字系統(tǒng)的基本概念345
11.1.2數(shù)字系統(tǒng)設計的一般過程346
11.2數(shù)字頻率計的原理與設計347
11.2.1數(shù)字頻率計的原理347
11.2.2數(shù)字頻率計的設計與實現(xiàn)348
11.3十字路口交通燈控制系統(tǒng)設計353
11.3.1設計要求353
11.3.2設計原理353
11.3.3Proteus ISIS環(huán)境下的設計與仿真354
11.3.4基于Verilog HDL的設計359
小結364
思考題與習題364附錄AProteus ISIS用法簡介367附錄BVerilog HDL簡介369B.1文字規(guī)則369
B.2數(shù)據(jù)類型370
B.3運算符371
B.4基本語句373附錄CQuartus II 9.1集成開發(fā)環(huán)境用法簡介378附錄D常用IC引腳圖382參考文獻384

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