第1章基礎(chǔ)知識11.1概述1
1.1.1數(shù)字信號與模擬信號1
1.1.2數(shù)字系統(tǒng)的基本結(jié)構(gòu)2
1.2常用數(shù)制及其轉(zhuǎn)換3
1.2.1十進(jìn)制4
1.2.2二進(jìn)制4
1.2.3二進(jìn)制數(shù)與十進(jìn)制數(shù)之間的相互轉(zhuǎn)換5
1.2.4八進(jìn)制數(shù)和十六進(jìn)制數(shù)及其與二進(jìn)制數(shù)之間的轉(zhuǎn)換6
1.2.5八進(jìn)制在數(shù)制轉(zhuǎn)換中的橋梁作用7
1.2.6不同數(shù)制數(shù)據(jù)的后綴表示8
1.3帶符號二進(jìn)制數(shù)的表示方法9
1.3.1原碼9
1.3.2反碼10
1.3.3補(bǔ)碼11
1.3.4二進(jìn)制數(shù)的加、減法運(yùn)算12
1.4常用編碼13
1.4.1二�彩�進(jìn)制編碼(BCD碼)13
1.4.2格雷碼15
1.4.3ASCII碼15
1.5Proteus軟件簡介16
1.5.1Proteus簡介16
1.5.2Proteus ISIS簡介17
1.5.3Proteus ISIS實(shí)用快捷鍵19
小結(jié)19
思考題與習(xí)題20第2章邏輯代數(shù)基礎(chǔ)222.1邏輯變量與邏輯函數(shù)22
2.2基本邏輯運(yùn)算與基本邏輯門23◆數(shù)字邏輯與數(shù)字系統(tǒng)設(shè)計(jì)基于Proteus VSM和Verilog HDL（第2版）目錄
2.2.1邏輯與運(yùn)算和與門23
2.2.2邏輯或運(yùn)算和或門24
2.2.3邏輯非運(yùn)算和非門25
2.2.4基本邏輯門的其他符號表示26
2.2.5由基本邏輯門構(gòu)成的其他復(fù)合門26
2.2.6邏輯門電路的使能禁止特性27
2.3邏輯代數(shù)的公式與規(guī)則29
2.3.1基本公式29
2.3.2常用公式30
2.3.3關(guān)于等式的基本規(guī)則31
2.4邏輯函數(shù)的表示方法32
2.4.1邏輯真值表32
2.4.2邏輯函數(shù)表達(dá)式33
2.4.3邏輯圖33
2.4.4卡諾圖34
2.4.5波形圖34
2.5邏輯函數(shù)的標(biāo)準(zhǔn)形式34
2.5.1常用的邏輯函數(shù)式34
2.5.2邏輯函數(shù)的與�不蚴胶突颡才c式35
2.5.3最小項(xiàng)和最大項(xiàng)35
2.5.4邏輯函數(shù)的標(biāo)準(zhǔn)與�不蚴胶蜆�(biāo)準(zhǔn)或�才c式38
2.6邏輯函數(shù)的化簡方法39
2.6.1邏輯函數(shù)的公式法化簡39
2.6.2邏輯函數(shù)的卡諾圖法化簡40
小結(jié)48
思考題與習(xí)題50第3章邏輯門電路533.1基本邏輯門電路53
3.1.1二極管門電路54
3.1.2三極管非門電路55
3.2TTL門電路58
3.2.1TTL與非門的基本結(jié)構(gòu)和工作原理58
3.2.2TTL與非門的電壓傳輸特性60
3.2.3TTL與非門的I/O特性60
3.3CMOS管門電路62
3.3.1NMOS管和PMOS管63
3.3.2CMOS反相器65
3.3.3CMOS與非門66
3.3.4CMOS或非門67
3.3.5其他類型CMOS門67
3.4邏輯門電路的電氣特性參數(shù)69
3.4.1輸入/輸出電壓和電流參數(shù)71
3.4.2傳輸延時71
3.4.3扇出系數(shù)72
3.4.4噪聲容限73
3.4.5功耗75
3.5TTL和CMOS集成邏輯門電路簡介76
3.5.1TTL集成邏輯門電路76
3.5.2CMOS集成邏輯門電路78
小結(jié)79
思考題與習(xí)題80第4章組合邏輯基礎(chǔ)814.1概述81
4.2組合邏輯電路的分析82
4.3組合邏輯電路的設(shè)計(jì)84
4.4組合邏輯電路中的競爭�裁半U86
4.4.1競爭�裁半U的產(chǎn)生86
4.4.2競爭�裁半U的判斷87
4.4.3競爭�裁半U的消除方法89
4.5組合邏輯電路的Verilog HDL編程入門91
4.5.1可編程邏輯器件與硬件描述語言簡介91
4.5.2Verilog HDL組合邏輯電路設(shè)計(jì)實(shí)例92
小結(jié)101
思考題與習(xí)題102第5章組合邏輯電路1045.1譯碼器104
5.1.1二進(jìn)制譯碼器104
5.1.2二�彩�進(jìn)制譯碼器108
5.1.3半導(dǎo)體數(shù)碼管和七段字形碼譯碼器109
5.2編碼器113
5.2.1二進(jìn)制編碼器113
5.2.2二進(jìn)制優(yōu)先編碼器115
5.2.3二�彩�進(jìn)制優(yōu)先編碼器118
5.3數(shù)據(jù)分配器與數(shù)據(jù)選擇器119
5.3.1數(shù)據(jù)選擇器119
5.3.2數(shù)據(jù)分配器122
5.4數(shù)值比較電路125
5.4.1比較原理125
5.4.24位比較器127
5.5算術(shù)運(yùn)算電路130
5.5.1二進(jìn)制加法器130
5.5.2二進(jìn)制減法器132
5.5.3二進(jìn)制乘法器134
5.6奇偶校驗(yàn)電路135
5.6.1奇偶校驗(yàn)的基本原理135
5.6.2集成電路奇偶校驗(yàn)發(fā)生器/校驗(yàn)器137
5.7中規(guī)模集成電路構(gòu)成組合電路的分析與設(shè)計(jì)138
5.7.1分析方法138
5.7.2設(shè)計(jì)方法140
小結(jié)144
思考題與習(xí)題146第6章時序邏輯基礎(chǔ)1486.1時序邏輯電路概述148
6.1.1時序邏輯電路的特點(diǎn)148
6.1.2時序邏輯電路的結(jié)構(gòu)模型149
6.1.3時序邏輯電路的分類149
6.1.4時序邏輯電路的表示方法150
6.2觸發(fā)器153
6.2.1RS觸發(fā)器153
6.2.2D觸發(fā)器161
6.2.3JK觸發(fā)器163
6.2.4T觸發(fā)器169
6.2.5不同類型觸發(fā)器間的轉(zhuǎn)換169
6.2.6集成觸發(fā)器及其參數(shù)171
6.3基于觸發(fā)器時序邏輯電路的分析180
6.3.1基于觸發(fā)器時序邏輯電路的分析步驟180
6.3.2基于觸發(fā)器時序邏輯電路的分析舉例180
6.4基于觸發(fā)器時序邏輯電路的設(shè)計(jì)183
6.4.1基于觸發(fā)器時序邏輯電路的設(shè)計(jì)步驟184
6.4.2基于觸發(fā)器時序邏輯電路的設(shè)計(jì)舉例184
小結(jié)191
思考題與習(xí)題192第7章時序邏輯電路1967.1寄存器196
7.1.1數(shù)碼寄存器196
7.1.2鎖存器197
7.1.3移位寄存器199
7.2計(jì)數(shù)器207
7.2.1計(jì)數(shù)器分類207
7.2.2計(jì)數(shù)器電路的設(shè)計(jì)208
7.2.3同步集成計(jì)數(shù)器213
7.2.4異步集成計(jì)數(shù)器219
7.2.5基于MSI計(jì)數(shù)器的任意M進(jìn)制計(jì)數(shù)器222
7.2.6移位寄存器型計(jì)數(shù)器230
7.3順序脈沖發(fā)生器233
7.3.1由計(jì)數(shù)器和譯碼器構(gòu)成的順序脈沖發(fā)生器233
7.3.2環(huán)形計(jì)數(shù)器作為順序脈沖發(fā)生器234
7.4基于MSI時序邏輯電路的分析與設(shè)計(jì)235
7.4.1基于MSI時序邏輯電路的分析235
7.4.2基于MSI時序邏輯電路的設(shè)計(jì)239
小結(jié)243
思考題與習(xí)題245第8章脈沖數(shù)字電路2488.1多諧振蕩器248
8.1.1TTL環(huán)形多諧振蕩器248
8.1.2CMOS多諧振蕩器254
8.2單穩(wěn)態(tài)觸發(fā)器256
8.2.1微分型單穩(wěn)態(tài)觸發(fā)器257
8.2.2積分型單穩(wěn)態(tài)觸發(fā)器259
8.2.3集成單穩(wěn)態(tài)觸發(fā)器261
8.2.4單穩(wěn)態(tài)觸發(fā)器的應(yīng)用264
8.3施密特觸發(fā)器265
8.3.1施密特觸發(fā)器的特性266
8.3.2門電路構(gòu)成的施密特觸發(fā)器266
8.3.3集成施密特觸發(fā)器268
8.3.4施密特觸發(fā)器的應(yīng)用舉例268
8.4555定時器及其應(yīng)用270
8.4.1555定時器270
8.4.2555定時器構(gòu)成單穩(wěn)態(tài)觸發(fā)器272
8.4.3555定時器構(gòu)成多諧振蕩器273
8.4.4555定時器構(gòu)成施密特觸發(fā)器275
小結(jié)275
思考題與習(xí)題276第9章轉(zhuǎn)換電路2799.1數(shù)/模轉(zhuǎn)換電路279
9.1.1數(shù)/模轉(zhuǎn)換的基本概念280
9.1.2權(quán)電阻網(wǎng)絡(luò)DAC280
9.1.3倒T型電阻網(wǎng)絡(luò)DAC281
9.1.4DAC的主要技術(shù)指標(biāo)282
9.1.5集成DAC及應(yīng)用舉例283
9.2模/數(shù)轉(zhuǎn)換電路289
9.2.1逐次逼近型ADC292
9.2.2并行比較型ADC293
9.2.3雙積分型ADC295
9.2.4ADC的主要技術(shù)指標(biāo)296
9.2.5集成ADC及應(yīng)用舉例297
9.3壓/頻轉(zhuǎn)換電路303
9.3.1電壓/頻率轉(zhuǎn)換器LM331303
9.3.2基于LM331的電壓/頻率轉(zhuǎn)換電路304
9.3.3基于LM331的頻率/電壓轉(zhuǎn)換電路307
小結(jié)309
思考題與習(xí)題310第10章可編程邏輯基礎(chǔ)31210.1可編程邏輯概述312
10.1.1PLD分類312
10.1.2PLD的開發(fā)流程313
10.1.3PLD的邏輯表示315
10.2通用陣列邏輯(GAL)316
10.2.1GAL的結(jié)構(gòu)及工作原理316
10.2.2GAL的編程320
10.3復(fù)雜可編程邏輯器件(CPLD)320
10.3.1MAX7000系列CPLD321
10.3.2Altera MAX II系列CPLD324
10.4現(xiàn)場可編程門陣列(FPGA)329
10.4.1FPGA簡介330
10.4.2Altera Cyclone系列FPGA 330
10.4.3Cyclone FPGA器件的編程335
10.4.4Altera在Cyclone系列之后推出的新產(chǎn)品簡介340
小結(jié)343
思考題與習(xí)題344第11章數(shù)字系統(tǒng)設(shè)計(jì)基礎(chǔ)34511.1數(shù)字系統(tǒng)概述345
11.1.1數(shù)字系統(tǒng)的基本概念345
11.1.2數(shù)字系統(tǒng)設(shè)計(jì)的一般過程346
11.2數(shù)字頻率計(jì)的原理與設(shè)計(jì)347
11.2.1數(shù)字頻率計(jì)的原理347
11.2.2數(shù)字頻率計(jì)的設(shè)計(jì)與實(shí)現(xiàn)348
11.3十字路口交通燈控制系統(tǒng)設(shè)計(jì)353
11.3.1設(shè)計(jì)要求353
11.3.2設(shè)計(jì)原理353
11.3.3Proteus ISIS環(huán)境下的設(shè)計(jì)與仿真354
11.3.4基于Verilog HDL的設(shè)計(jì)359
小結(jié)364
思考題與習(xí)題364附錄AProteus ISIS用法簡介367附錄BVerilog HDL簡介369B.1文字規(guī)則369
B.2數(shù)據(jù)類型370
B.3運(yùn)算符371
B.4基本語句373附錄CQuartus II 9.1集成開發(fā)環(huán)境用法簡介378附錄D常用IC引腳圖382參考文獻(xiàn)384